SystemVerilog 热门项目

adam-maj /

tiny-gpu

#15

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

lowRISC /

ibex

#2

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

chipsalliance /

caliptra-rtl

#4

Caliptra可信根IP的硬件设计配套资源

verilator /

verilator

#3

Verilator开源SystemVerilog模拟器与代码检查系统

lowRISC /

opentitan

#1

OpenTitan：开源硅基可信根

pulp-platform /

tech_cells_generic

#14

设计中针对通用流程实例化的工艺相关单元

chipsalliance /

adams-bridge

#13

后量子密码学IP核（Crystals-Dilithium算法）

chipsalliance /

caliptra-ss

#12

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

openhwgroup /

cvw

#11

CORE-V Wally是一款可配置的RISC-V处理器，与《RISC-V片上系统设计》教材相关联。

pulp-platform /

axi_mem_if

#10

简易单端口AXI存储器接口

pulp-platform /

fpu_div_sqrt_mvp

#9

面向跨精度计算的浮点除法/平方根运算单元

pulp-platform /

register_interface

#7

通用寄存器接口（包含多种适配器）

pulp-platform /

riscv-dbg

#6

为PULP RISC-V内核提供的RISC-V调试支持

lowRISC /

opentitan

#3

OpenTitan：开源硅基可信根

lowRISC /

ibex

#5

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

adam-maj /

tiny-gpu

#2

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

openhwgroup /

cvw

#11

CORE-V Wally是一款可配置的RISC-V处理器，与《RISC-V片上系统设计》教材相关联。

verilator /

verilator

#7

Verilator开源SystemVerilog模拟器与代码检查系统

pulp-platform /

axi_riscv_atomics

#10

用于RISC-V原子操作的AXI适配器

chipsalliance /

adams-bridge

#9

后量子密码学IP核（Crystals-Dilithium算法）

chipsalliance /

caliptra-ss

#6

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

chipsalliance /

caliptra-rtl

#1

Caliptra可信根IP的硬件设计配套资源

adam-maj /

tiny-gpu

#8

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

lowRISC /

opentitan

#3

OpenTitan：开源硅基可信根

verilator /

verilator

#16

Verilator开源SystemVerilog模拟器与代码检查系统

chipsalliance /

caliptra-rtl

#5

Caliptra可信根IP的硬件设计配套资源

lowRISC /

ibex

#1

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

pulp-platform /

register_interface

#17

通用寄存器接口（包含多种适配器）

openhwgroup /

cvfpu

#15

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

pulp-platform /

fpu_div_sqrt_mvp

#14

面向跨精度计算的浮点除法/平方根运算单元

pulp-platform /

axi_mem_if

#13

简易单端口AXI存储器接口

chipsalliance /

adams-bridge

#12

后量子密码学IP核（Crystals-Dilithium算法）

chipsalliance /

caliptra-ss

#11

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

pulp-platform /

riscv-dbg

#10

为PULP RISC-V内核提供的RISC-V调试支持

pulp-platform /

tech_cells_generic

#9

设计中针对通用流程实例化的工艺相关单元

pulp-platform /

axi

#7

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

pulp-platform /

axi_riscv_atomics

#6

用于RISC-V原子操作的AXI适配器

pulp-platform /

common_cells

#4

通用SystemVerilog组件

adam-maj /

tiny-gpu

#3

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

lowRISC /

ibex

#1

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

openhwgroup /

cvw

#4

CORE-V Wally是一款可配置的RISC-V处理器，与《RISC-V片上系统设计》教材相关联。

lowRISC /

opentitan

#2

OpenTitan：开源硅基可信根

verilator /

verilator

#6

Verilator开源SystemVerilog模拟器与代码检查系统

chipsalliance /

caliptra-rtl

#5

Caliptra可信根IP的硬件设计配套资源

chipsalliance /

caliptra-ss

#8

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

pulp-platform /

tech_cells_generic

#7

设计中针对通用流程实例化的工艺相关单元

adam-maj /

tiny-gpu

#5

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

lowRISC /

ibex

#2

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

lowRISC /

opentitan

#1

OpenTitan：开源硅基可信根

verilator /

verilator

#3

Verilator开源SystemVerilog模拟器与代码检查系统

pulp-platform /

riscv-dbg

#7

为PULP RISC-V内核提供的RISC-V调试支持

pulp-platform /

register_interface

#6

通用寄存器接口（包含多种适配器）

chipsalliance /

caliptra-rtl

#4

Caliptra可信根IP的硬件设计配套资源

adam-maj /

tiny-gpu

#6

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

lowRISC /

opentitan

#3

OpenTitan：开源硅基可信根

lowRISC /

ibex

#8

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

verilator /

verilator

#2

Verilator开源SystemVerilog模拟器与代码检查系统

chipsalliance /

adams-bridge

#13

后量子密码学IP核（Crystals-Dilithium算法）

chipsalliance /

Cores-VeeR-EL2

#12

VeeR EL2处理器内核

chipsalliance /

caliptra-ss

#11

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

pulp-platform /

axi

#10

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

rsd-devel /

rsd

#9

RSD：RISC-V乱序超标量处理器

chipsalliance /

caliptra-rtl

#7

Caliptra可信根IP的硬件设计配套资源

aws /

aws-fpga

#5

AWS EC2 FPGA硬件与软件开发工具包的官方代码库

openhwgroup /

cvw

#1

CORE-V Wally是一款可配置的RISC-V处理器，与《RISC-V片上系统设计》教材相关联。

openhwgroup /

cvw

#6

CORE-V Wally是一款可配置的RISC-V处理器，与《RISC-V片上系统设计》教材相关联。

lowRISC /

ibex

#12

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

verilator /

verilator

#1

Verilator开源SystemVerilog模拟器与代码检查系统

pulp-platform /

common_cells

#13

通用SystemVerilog组件

chipsalliance /

caliptra-rtl

#11

Caliptra可信根IP的硬件设计配套资源

chipsalliance /

Cores-VeeR-EL2

#10

VeeR EL2处理器内核

pulp-platform /

riscv-dbg

#9

为PULP RISC-V内核提供的RISC-V调试支持

pulp-platform /

axi

#8

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

pulp-platform /

register_interface

#5

通用寄存器接口（包含多种适配器）

pulp-platform /

axi_riscv_atomics

#4

用于RISC-V原子操作的AXI适配器

pulp-platform /

tech_cells_generic

#3

设计中针对通用流程实例化的工艺相关单元

pulp-platform /

axi_mem_if

#2

简易单端口AXI存储器接口