SystemVerilog 热门项目

GitHub SystemVerilog 热门开源项目 · 近 7 天数据

2026年6月3日周三最新
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adam-maj
adam-maj /

tiny-gpu

#5

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

12,5241,192+9
SystemVerilog
verilator
verilator /

verilator

#1

Verilator开源SystemVerilog模拟器与代码检查系统

3,652824+4
SystemVerilog
compilerscpprtlsystem-verilogsystemc
pulp-platform
pulp-platform /

common_cells

#6

通用SystemVerilog组件

755198+1
SystemVerilog
lowRISC
lowRISC /

ibex

#4

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

1,900743+1
SystemVerilog
cpucorehardwarerisc-vrv32
openhwgroup
openhwgroup /

cvfpu

#7

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

609163
SystemVerilog
lowRISC
lowRISC /

opentitan

#3

OpenTitan：开源硅基可信根

3,4241,032
SystemVerilog
chipsalliance
chipsalliance /

caliptra-rtl

#2

Caliptra可信根IP的硬件设计配套资源

13991
SystemVerilog
2026年6月2日周二
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adam-maj
adam-maj /

tiny-gpu

#1

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

12,5171,192+8
SystemVerilog
lowRISC
lowRISC /

ibex

#5

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

1,899742+1
SystemVerilog
cpucorehardwarerisc-vrv32
lowRISC
lowRISC /

opentitan

#3

OpenTitan：开源硅基可信根

3,4241,031+1
SystemVerilog
chipsalliance
chipsalliance /

caliptra-rtl

#4

Caliptra可信根IP的硬件设计配套资源

13991
SystemVerilog
chipsalliance
chipsalliance /

caliptra-ss

#2

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

4344
SystemVerilog
caliptraocpopencomputeprojectroot-of-trustrot
2026年6月1日周一
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adam-maj
adam-maj /

tiny-gpu

#1

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

12,5111,191+16
SystemVerilog
verilator
verilator /

verilator

#3

Verilator开源SystemVerilog模拟器与代码检查系统

3,646824+2
SystemVerilog
compilerscpprtlsystem-verilogsystemc
lowRISC
lowRISC /

opentitan

#2

OpenTitan：开源硅基可信根

3,4231,030+1
SystemVerilog
2026年5月31日周日
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adam-maj
adam-maj /

tiny-gpu

#1

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

12,4971,190+12
SystemVerilog
verilator
verilator /

verilator

#4

Verilator开源SystemVerilog模拟器与代码检查系统

3,645823+2
SystemVerilog
compilerscpprtlsystem-verilogsystemc
lowRISC
lowRISC /

opentitan

#2

OpenTitan：开源硅基可信根

3,4221,028+2
SystemVerilog
openhwgroup
openhwgroup /

cvfpu

#3

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

608162
SystemVerilog
2026年5月30日周六
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adam-maj
adam-maj /

tiny-gpu

#1

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

12,4851,188+11
SystemVerilog
verilator
verilator /

verilator

#4

Verilator开源SystemVerilog模拟器与代码检查系统

3,643823+2
SystemVerilog
compilerscpprtlsystem-verilogsystemc
lowRISC
lowRISC /

opentitan

#3

OpenTitan：开源硅基可信根

3,4201,026+2
SystemVerilog
lowRISC
lowRISC /

ibex

#6

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

1,893741+1
SystemVerilog
cpucorehardwarerisc-vrv32
chipsalliance
chipsalliance /

caliptra-rtl

#5

Caliptra可信根IP的硬件设计配套资源

13989
SystemVerilog
chipsalliance
chipsalliance /

caliptra-ss

#2

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

4344
SystemVerilog
caliptraocpopencomputeprojectroot-of-trustrot
2026年5月29日周五
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adam-maj
adam-maj /

tiny-gpu

#4

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

12,4741,186+6
SystemVerilog
verilator
verilator /

verilator

#5

Verilator开源SystemVerilog模拟器与代码检查系统

3,641823+3
SystemVerilog
compilerscpprtlsystem-verilogsystemc
lowRISC
lowRISC /

opentitan

#2

OpenTitan：开源硅基可信根

3,4181,024+3
SystemVerilog
lowRISC
lowRISC /

ibex

#6

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

1,892741
SystemVerilog
cpucorehardwarerisc-vrv32
chipsalliance
chipsalliance /

caliptra-ss

#3

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

4344
SystemVerilog
caliptraocpopencomputeprojectroot-of-trustrot
chipsalliance
chipsalliance /

caliptra-rtl

#1

Caliptra可信根IP的硬件设计配套资源

13989
SystemVerilog
2026年5月27日周三
完整热榜 →
adam-maj
adam-maj /

tiny-gpu

#7

一个用Verilog编写的极简GPU设计，用于从零开始学习GPU工作原理

12,4681,184+9
SystemVerilog
lowRISC
lowRISC /

opentitan

#1

OpenTitan：开源硅基可信根

3,4141,023+4
SystemVerilog
verilator
verilator /

verilator

#5

Verilator开源SystemVerilog模拟器与代码检查系统

3,637821+3
SystemVerilog
compilerscpprtlsystem-verilogsystemc
lowRISC
lowRISC /

ibex

#8

Ibex是一款小型32位RISC-V CPU内核，前身为zero-riscy

1,889741
SystemVerilog
cpucorehardwarerisc-vrv32
openhwgroup
openhwgroup /

cvfpu

#6

支持标准RISC-V格式与运算及跨精度格式的参数化浮点运算单元。

606162
SystemVerilog
chipsalliance
chipsalliance /

caliptra-ss

#4

Caliptra子系统硬件设计资料，包含Caliptra可信根IP及附加制造商控制模块

4344
SystemVerilog
caliptraocpopencomputeprojectroot-of-trustrot
chipsalliance
chipsalliance /

caliptra-rtl

#3

Caliptra可信根IP的硬件设计配套资源

13989
SystemVerilog
pulp-platform
pulp-platform /

common_cells

#2

通用SystemVerilog组件

753198
SystemVerilog

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